Construir diagrama de somador completo
04/11/2024 às 10:14Descrição do Projeto:
Considerando uma célula de um somador completo, imagine que a alteração de valor da entrada demore 1 ns, e cada porta lógica demore 1 ns para "perceber" que a entrada foi alterada, enquanto a alteração da saída demora 2 ns. Temos que descrever se é possível haver um comportamento errôneo devido aos tempos de propagação e contaminação. Após isso, precisamos desenhar um diagrama de tempo para demonstrar sua resposta.
Atividades do cliente nesse projeto:
Última visualização: 11/11/2024 às 22:10
Última interação: 04/11/2024 às 10:51
Informações adicionais
| Categoria: | Web, Mobile & Software |
|---|---|
| Subcategoria: | Outra - Web, Mobile & Software |
| Orçamento: | Aberto |
| Nível de experiência: | Iniciante |
| Visibilidade: | Público |
| Propostas: | 2 |
| Propostas excluídas: | 1 |
| Interessados: | 4 |
| Valor Mínimo: | R$ 50,00 |
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